Předmět Seminář VHDL (FIT-IVH)

Na serveru studentino.cz naleznete nejrůznější studijní materiály: zápisky z přednášek nebo cvičení, vzorové testy, seminární práce, domácí úkoly a další z předmětu FIT-IVH - Seminář VHDL, Fakulta informačních technologií, Vysoké učení technické v Brně (VUT).

Materiál	Typ	Datum	Počet stažení

Cíl

Seznámit studenty se syntaxí a sémantikou jazyka pro popis hardware (VHDL), s jeho využitím nejen pro modelování a simulaci ale především jako popisného jazyka využívaného při vytváření a syntéze komplexních číslicových systémů. Součástí předmětu bude představení programovacích technik umožňujících efektivní návrh hardware za pomocí profesionálních vývojových prostředků (ModelSIM, XILINX ISE), které se staly defacto průmyslovým standardem. Doporučení / motivace:Seminář VHDL slouží jako podpora výuky VHDL v předmětech INC a INP a je doporučen k prohloubení znalosti jazyka a problematiky moderního návrhu hardware. Studenti získají podrobnější znalost jazyka VHDL nejen po teoretické stránce ale i po stránce praktické - k praktickému ověření lze využít přípravku FITkit, který obsahuje moderní programovatelné hradlové pole FPGA firmy XILINX. Zvládnutí jazyka pro popis hardware je klíčovým prvkem pro úspěšný a efektivní návrh systémů na bázi FPGA, které zaujímají dominantní postavení především v oblasti vysoce náročných výpočtů (akcelerace síťových operací, akcelerace zpracování číslicových jednorozměrných a vícerozměrných dat, akcelerace bioinformatických úloh, kryptografických aplikací apod.), kde akcelerační platformy využívající FPGA dosahují výrazného urychlení a minimálních hodnot příkonu oproti běžných softwarovým technikám paralelizace. Znalost technik popisu syntetizovatelného hardware dává možnost se aktivně zapojit do řady výzkumných projektů v oblasti zpracování síťových dat a bezpečnosti, ve kterých se spolupracuje např. s firmou Seznam.cz, sdružením Cesnet či správcem domény NIC. Oproti návrhu software je oblast hardware poměrně specifickou doménou umožňující stále nacházet inovativní řešení a algoritmy, což dokazuje řada prestižních ocenění, které získali studenti v posledních letech za své bakalářské či diplomové práce.

Osnova

Osnova přednášek:Moderní návrh hardware (design flow), jazyky pro popis hardware (VHDL, Verilog), FPGA, úvod do číslicových systémů. Základní konstrukce jazyka VHDL, lexikální popis, zdrojový text ve VHDL. Datové typy, datové objekty, třídy objektů, deklarace datových objektů. Příkazy jazyka VHDL Pokročilé vlastnosti jazyka VHDL, zpoždění a plánování času. Popis kombinačních obvodů, třístavové obvody. Popis synchronních sekvenčních obvodů, popis konečných automatů, asynchronní sekvenční obvody. Modelování obvodů a událostně řízená simulace, testování obvodů a návrh testů, funkční simulace (ModelSIM), co-simulace. Syntéza obvodů, omezení (constraints), syntéza pro FPGA, časová simulace. Pokročilé techniky (pipelining, retiming, sdílení komponent, flattening a strukturování) Příkladová studie komplexních obvodů: řízení maticového LED displeje, UART, ETHERNET Příkladová studie komplexních obvodů: RISC procesor Obvody FPGA, využití masivního paralelismu v kryptografii (RC4, DES), DNA-alignmentOsnova ostatní - projekty, práce:Individuální projekt.

Literatura

Přednáškové materiály v elektronické podobě. Stránky projektu FITkit: http://merlin.fit.vutbr.cz/FITkit/Chang, K.C.: Digital Design and Modeling with VHDL and Synthesis, IEEE Computer Society Press, 1997 Armstrong, J.R. - Gray F.G.: Structured Logic Design with VHDL, Prentice-Hall, 1993 Armstrong, J.R. - Gray, F.G.: VHDL Design Representation and Synthesis, 2nd edition, Prentice Hall, ISBN 0-13-021670-4, 2000

Požadavky

Základy programování. Základy týkající se Boolovy algebry.

Garant

doc. Dr. Ing. Otto Fučík

Vyučující

doc. Dr. Ing. Otto Fučík