Jak Začít?

Máš v počítači zápisky z přednášek
nebo jiné materiály ze školy?

Nahraj je na studentino.cz a získej
4 Kč za každý materiál
a 50 Kč za registraci!


Zaregistruj se



bpc-los_04 - VHDL-dat. typy, operátory, soub. příkazy, podm. přiřaz.

PDF
Stáhnout kompletní materiál zdarma (390.5 kB)

Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.

Stáhnout soubor

LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164

-- Popis architektury KombinacniObvod
ARCHITECTURE Behavioral OF KombinacniObvod IS
BEGIN y <= (a OR b) NAND c;
END Behavioral;

Jazyk VHDL - souběžné příkazy

-- Deklarace entity KombinacniObvod
ENTITY KombinacniObvod IS PORT (a, b, c: IN std_logic;    -- Deklarace vstupu
y:       OUT std_logic); -- Deklarace výstupu
END KombinacniObvod;

LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164

-- Popis architektury KombinacniObvod
ARCHITECTURE Behavioral OF KombinacniObvod IS
BEGIN y <= (a OR b) NAND c;
END Behavioral;

-- Musí zde být závorky?

?

Jazyk VHDL - souběžné příkazy

-- Deklarace entity KombinacniObvod
ENTITY KombinacniObvod IS PORT (a, b, c: IN std_logic;    -- Deklarace vstupu
y:       OUT std_logic); -- Deklarace výstupu
END KombinacniObvod;

LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164

-- Popis architektury KombinacniObvod
ARCHITECTURE Behavioral OF KombinacniObvod IS

Jazyk VHDL - souběžné příkazy

-- Deklarace entity KombinacniObvod
ENTITY KombinacniObvod IS PORT (a, b, c: IN std_logic;    -- Deklarace vstupu
y:       OUT std_logic); -- Deklarace výstupu
END KombinacniObvod;

LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164

-- Popis architektury KombinacniObvod
ARCHITECTURE Behavioral OF KombinacniObvod IS

-- Declarative part
SIGNAL vnitrni_signal: std_logic
BEGIN-- Statement part

;

Jazyk VHDL - souběžné příkazy

-- Deklarace entity KombinacniObvod
ENTITY KombinacniObvod IS PORT (a, b, c: IN std_logic;    -- Deklarace vstupu
y:       OUT std_logic); -- Deklarace výstupu
END KombinacniObvod;

LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164

-- Popis architektury KombinacniObvod
ARCHITECTURE Behavioral OF KombinacniObvod IS

END Behavioral;

-- Declarative part
SIGNAL vnitrni_signal: std_logic
BEGIN-- Statement part

y <= vnitrni_signal NAND c;

vnitrni_signal <= a OR b;

;

Jazyk VHDL - souběžné příkazy

-- Deklarace entity KombinacniObvod
ENTITY KombinacniObvod IS PORT (a, b, c: IN std_logic;    -- Deklarace vstupu
y:       OUT std_logic); -- Deklarace výstupu
END KombinacniObvod;

LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164

-- Popis architektury KombinacniObvod
ARCHITECTURE Behavioral OF KombinacniObvod IS

-- Declarative part
SIGNAL vnitrni_signal: std_logic
BEGIN-- Statement part

END Behavioral;

y <= vnitrni_signal NAND c;
vnitrni_signal <= a OR b;

;

Jazyk VHDL - souběžné příkazy

-- Deklarace entity KombinacniObvod
ENTITY KombinacniObvod IS PORT (a, b, c: IN std_logic;    -- Deklarace vstupu
y:       OUT std_logic); -- Deklarace výstupu
END KombinacniObvod;

  Nahráno: 25.10.2020   Typ: Žádný   Počet stažení: 1

Témata, do kterých materiál patří

Podobné materiály

CS1 - Betonové konstrukce prutové AW51 Technologie staveb - přednáška 02 - dělení strojů TH_20150101-20150401 xkozel17