bpc-los_11 - Speciální čítače, KSA
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
Programovatelné logické obvody 7
Ing. P. Petyovský, Ph.D. (petyovsky@feec.vutbr.cz)
Specializované čítače, konečné stavové
automaty - teorie, Mooreho, Mealyho a
autonomní konečný stavový automat,
popisy konečných stavových automatů.
rev. 2018.15
Opakování předchozích znalostí
Opakování předchozích znalostí
Opakování předchozích znalostí 1/2
• Vstupní a výstupní buňka hradlového pole.
Opakování předchozích znalostí 1/2
• Vstupní a výstupní buňka hradlového pole.
• Tristate output / input.
Opakování předchozích znalostí 1/2
• Vstupní a výstupní buňka hradlového pole.
• Tristate output / input.
• Dominantní a recesivní úroveň na tristate výstupech.
Opakování předchozích znalostí 1/2
• Vstupní a výstupní buňka hradlového pole.
• Tristate output / input.
• Dominantní a recesivní úroveň na tristate výstupech.
• Řízení výstupu v režimu Open collector ve VHDL.
Opakování předchozích znalostí 1/2
• Vstupní a výstupní buňka hradlového pole.
• Tristate output / input.
• Dominantní a recesivní úroveň na tristate výstupech.
• Řízení výstupu v režimu Open collector ve VHDL.
• Funkční, časová simulace a validace logických obvodů.
Opakování předchozích znalostí 1/2
• Vstupní a výstupní buňka hradlového pole.
• Tristate output / input.
• Dominantní a recesivní úroveň na tristate výstupech.
• Řízení výstupu v režimu Open collector ve VHDL.
• Funkční, časová simulace a validace logických obvodů.
• Pojmy: testovací vektory, stimul, UUT.
Opakování předchozích znalostí 1/2
• Vstupní a výstupní buňka hradlového pole.
• Tristate output / input.
• Dominantní a recesivní úroveň na tristate výstupech.
• Řízení výstupu v režimu Open collector ve VHDL.
• Funkční, časová simulace a validace logických obvodů.
• Pojmy: testovací vektory, stimul, UUT.
• Jazykové prostředky pro definici testovacích vektorů:
Opakování předchozích znalostí 1/2
• Vstupní a výstupní buňka hradlového pole.
• Tristate output / input.
• Dominantní a recesivní úroveň na tristate výstupech.
• Řízení výstupu v režimu Open collector ve VHDL.
• Funkční, časová simulace a validace logických obvodů.
• Pojmy: testovací vektory, stimul, UUT.
• Jazykové prostředky pro definici testovacích vektorů:
• příkazy: WAIT, WAIT FOR, WAIT ON, WAIT
UNTIL,
Opakování předchozích znalostí 1/2
• Vstupní a výstupní buňka hradlového pole.
• Tristate output / input.
• Dominantní a recesivní úroveň na tristate výstupech.
• Řízení výstupu v režimu Open collector ve VHDL.