Kombinační logické obvody - cvičení

programovatelné

• PLD (Programmable Logic Device)
• FPGA (Field Programmable Gate Array)

Typická CMOS buňka

A cell-based ASIC (CBIC)

• Buňky (Cell) = funkční bloky

– mohou být rozmístěny libovolně

– možno integrovat specifické

• Buňky možno optimalizovat 

individuálně (plocha rychlost 

atd.) 

• Uvedení na trh cca 8 týdnů

• Nevýhoda

– Každý nový návrh vyžaduje 

novou matrici vrstev

– Dražší zavedení knihovny

buněk 

Obrázek z  Application-Specific Integrated Circuits, Michael 

John Sebastian Smith, Addison Wesley, 1997

Detail buňky

Obrázek z  Application-Specific Integrated Circuits, Michael 

John Sebastian Smith, Addison Wesley, 1997

Propojení

Masked Gate Array - MGA

• S „kanály“

– Propojení zákaznický návrh, 

využívá mezery v řádku

– Výroba 2 dny až 2 týdny

• Bez „kanálu“

– Propoje se realizuji na povrchu
– Vyšší hustota integrace
– Výroba 2 dny až 2 týdny

Obrázek z  Application-Specific Integrated Circuits, Michael 

John Sebastian Smith, Addison Wesley, 1997

Programovatelné - PLD 

– Není možno zákaznické 

bloky, masky

– Rychlý návrh

– Jeden velký blok 

programovatelných cest

• Erasable PLD (EPLD)

• Mask-programmed PLD 

– Realizace v řádů hodin

Obrázek z  Application-Specific Integrated Circuits, Michael 

John Sebastian Smith, Addison Wesley, 1997

Programovatelné FPGA

– Plně programovatelné 

buňky a cesty

– Možno implementovat 

jak kombinační tak 

sekvenční logiku

– Realizace v řádů hodin

Obrázek z  Application-Specific Integrated Circuits, Michael 

John Sebastian Smith, Addison Wesley, 1997

Návrh obvodu

• 1.

Návrh – využití jazyků

HDL 

• 2.

Syntéza

• 3.

Dělení do bloků

• 4.

Simulace

• 5.

Floorplanning –

netlist na čip

• 6.

Umístění – buňky do 

bloků

• 7.

Propojení – buněk a 

bloků

• 8.

Extrakce –

optimalizace el. vlastností 

cest

• 9.

Pos simulace –

ověření funkčnosti

Obrázek z  Application-Specific Integrated Circuits, Michael