Čítače

Čítače

Čítače jsou obvody vybavené vstupem hodinového signálu.Stav čítače se po každém hodinovém cyklu (podle provedení reaguje čítač na náběžnou nebo sestupnou hranu hodin).

Čítače čítají buď směrem nahoru(po každém hodinovém cyklu se číselná hodnota výstupu zvětší o 1;po dosažení maxima čítač přeteče-čítání začíná znovu od minima),nebo směrem dolů (po každém hodinovém cyklu se číselná hodnota sníží o 1;po dosažení minima čítač podteče-čítání začíná znovu od maxima).

Čítače nejčastěji pracují v binárním kódu (stav výstupů je brán jako číslo ve dvojkové soustavě) nebo v kódu BCD (binárně kódovaná desítková číslice).

Impulz

číslo

Binární čítač BCD čítač 0 0000 0000 1 0001 0001 2 0010 0010 3 0011 0011 4 0100 0100 5 0101 0101 6 0110 0110 7 0111 0111 8 1000 1000 9 1001 1001 10 1010 0000 11 1011 0001 12 1100 0010 13 1101 0011 14 0100 0100 15 1111 0101 16 0000 0110

Čítače většinou mívají asynchronní vstupy(asynchronností se myslí,že signál nemusí být v souběhu s hodinovým signálem a také, že má vyšší prioritu než hodinový signál).Může to být vstup hradlování hodin(CE-Clock Enable),nulování čítače (R-Reset),nastavení výchozího stavu (P-Preset),vstup pro kaskádování (týká se synchronních čítačů),vstup pro volbu smyslu čítání (U/D).

Čítače mohou obsahovat pomocné výstupy.Nejčastěji se jedná ovýstup indikující dosažení maxima resp.minima čítání nebo výstup pro kaskádování řazení čítačů.

Asynchronní čítač:

Konstrukčně jednodušším tipem čítače je čítač asynchronní.Jedná se o 4 bitový (délka výstupu) binární (počítá ve dvojkové soustavě,nikoliv v BCD kódu) asynchronní čítač,který čítá nahoru.Vstup CLK je hodinový vstup.Vstupy R a S slouží pro nulování (nastaví výstup na 0000) resp. Nastavení (nastaví výstup na 1111) čítače,oba vstupy jsou aktivní v log.0.Výstupy čítače jsou označeny DCBA( v tomto pořadí to znamená,že D má nejvyšší váhu).

Předpokládáme výchozí stav výstupů 0000 (lze zajistit připojením nulovacího vstupu R na 0) a neaktivní stav řídících vstupů (R i S připojeny na log.1)Příchodem náběžné hrany signálu CLK dojde u prvního klopného obvodu d k přepisu předchozího stavu negovaného výstupu na výstup.Protože výchozí hodnota všech výstupů byla log.0,je Qn-1=1 a to znamená,že výstup A zaujme stav log.1.Dále se neděje nic,protože nebyla vytvořena náběžná hrana pro další obvody.Příchod druhé náběžné hrany způsobí na prvním klopném obvodu podobnou situaci,jako při prvním impulzu.Stav výstupu A je nyní log.0.Zároveň dojde k přechodu hodinového vstupu druhého obvodu z log. 0 na log.1 (náběžná hrana),výsledkem je nastavení výstupu B na log.1.Tak se hodinové impulzy postupně šíří až k poslednímu klopnému obvodu.Asynchronní čítač vykazuje jisté zpoždění při překlápění výstupů jednotlivých klopných obvodů.První obvod (obvod v nejnižším řádu) reaguje na hodinový po uplynutí doby zpoždění vzniklé průchodem signálu ze vstupu na výstup.Druhý obvod je zpožděn o stejný čas,ale navíc se připočítá zpoždění od předchozího stupně.Nejhůře dopadne poslední obvod..Důsledkem těchto rozdílně dlouhých zpoždění v jednotlivých řádech čítače je časový skluz mezi jednotlivými výstupy