bpc-los_04 - VHDL-dat. typy, operátory, soub. příkazy, podm. přiřaz.
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
•
Jazyk VHDL.
Opakování předchozích znalostí
•
Minimalizace log. funkce více proměnných (metoda Quine-McCluskey).
•
Programovatelné obvody (PLD):
•
PROM, PLA,
•
FPLA, PAL PAL R, GAL, GAL R,
•
CPLD, FPGA.
•
Návrhové systémy.
•
Syntéza - implementace - konfigurace.
•
Simulace a testování.
•
Testovací vstupy (tzv. test vektory).
•
Funkční a časová simulace.
•
Jazyk VHDL.
•
Deklarace entity, popis architektury, popisné styly architektury.
Opakování předchozích znalostí
•
Minimalizace log. funkce více proměnných (metoda Quine-McCluskey).
•
Programovatelné obvody (PLD):
•
PROM, PLA,
•
FPLA, PAL PAL R, GAL, GAL R,
•
CPLD, FPGA.
•
Návrhové systémy.
•
Syntéza - implementace - konfigurace.
•
Simulace a testování.
•
Testovací vstupy (tzv. test vektory).
•
Funkční a časová simulace.
•
Jazyk VHDL.
•
Deklarace entity, popis architektury, popisné styly architektury.
•
Deklarativní a příkazová část těla architektury.
Opakování předchozích znalostí
•
Minimalizace log. funkce více proměnných (metoda Quine-McCluskey).
•
Programovatelné obvody (PLD):
•
PROM, PLA,
•
FPLA, PAL PAL R, GAL, GAL R,
•
CPLD, FPGA.
•
Návrhové systémy.
•
Syntéza - implementace - konfigurace.
•
Simulace a testování.
•
Testovací vstupy (tzv. test vektory).
•
Funkční a časová simulace.
•
Jazyk VHDL.
•
Deklarace entity, popis architektury, popisné styly architektury.
•
Deklarativní a příkazová část těla architektury.
•
Identifikátory, literály, komentáře.
Opakování předchozích znalostí
•
Minimalizace log. funkce více proměnných (metoda Quine-McCluskey).
•
Programovatelné obvody (PLD):
•
PROM, PLA,
•
FPLA, PAL PAL R, GAL, GAL R,
•
CPLD, FPGA.
•
Návrhové systémy.
•
Syntéza - implementace - konfigurace.
•
Simulace a testování.
•
Testovací vstupy (tzv. test vektory).
•
Funkční a časová simulace.
•
Jazyk VHDL.
•
Deklarace entity, popis architektury, popisné styly architektury.
•
Deklarativní a příkazová část těla architektury.
•
Identifikátory, literály, komentáře.
•
Brány (vstupy / výstupy), signály.
Opakování předchozích znalostí
Jazyk VHDL - příklad
Jazyk VHDL - příklad
LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164
Jazyk VHDL - příklad
-- Deklarace entity KombinacniObvod
ENTITY KombinacniObvod IS PORT (a, b, c: IN std_logic; -- Deklarace vstupu
y : OUT std_logic); -- Deklarace výstupu
END KombinacniObvod;
LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164
Jazyk VHDL - příklad
-- Deklarace entity KombinacniObvod
ENTITY KombinacniObvod IS PORT (a, b, c: IN std_logic; -- Deklarace vstupu
y : OUT std_logic); -- Deklarace výstupu
END KombinacniObvod;
LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164