bpc-los_06 - VHDL-strukturální popis, generic
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
ENTITY half_add_sub_g IS
GENERIC (Oper: TOperation := EAdder; -- Implicitní sčítačka
Bits: natural := 4);
PORT (a, b: IN std_logic_vector(Bits - 1 DOWNTO 0);
sum: OUT std_logic_vector(Bits - 1 DOWNTO 0);
cout: OUT std_logic);
END ENTITY half_adder_g;
Jazyk VHDL - seznam klíč. slov
architecture
access after alias all and
abs
array assert attribute
begin block body buffer bus
case component configuration constant
disconnect downto
else elsif end entity exit
file for function
generate generic group guarded
if impure in inertial inout islabel library linkage literal loop
map mod
nand new next
not null
of on open or others outpackage port postponed procedure process pure
range record register reject rem report return rol ror
select severity shared signal sla sll sra srl subtype
then to transport type
unaffected units until use
variable
wait when while with
xnor xor
nor
Jazyk VHDL - seznam klíč. slov
architecture
access after alias all and
abs
array assert attribute
begin block body buffer bus
case
configuration constant
disconnect downto
else elsif end entity exit
file
function
group guarded
impure in inertial inout is
label library linkage literal loop
mod
nand new next
not null
of on open or others outpackage port postponed procedure process pure
range record register reject rem report return rol ror
select severity shared signal sla sll sra srl subtype
then to transport type
unaffected units until use
variable
wait when while with
xnor xor
nor
component
map
for
generic
generate
if
Děkuji za pozornost
Literatura
1. PINKER, J; POUPA, M.: Číslicové systémy a jazyk VHDL, 1.
vydání, BEN Praha 2006, ISBN 80-7300-198-5.
2. KOLOUCH, J.: Programovatelné logické obvody (a návrh
jejich aplikací v jazyku VHDL), 2.vydání, skriptum VUT 2018,
ISBN 80-214-3271-3.
3. KRÁL, J.: Řešené příklady ve VHDL, 1. vydání, BEN Praha
2010, ISBN 978-80-7300-257-2.
4. HOLEK, R.: Prezentace kurzu MLOS 2016, UAMT FEKT VUT v
Brně.
5. FUJCIK, L.: Prezentace kurzu: Digitální obvody BDIO 03 -
2010, UMEL FEKT VUT v Brně.
6. VALACH, S.: Programovatelná hradlová pole typu FPGA a