bpc-los_06 - VHDL-strukturální popis, generic
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
Programovatelné logické obvody 4a
Ing. P. Petyovský, Ph.D. (petyovsky@feec.vutbr.cz)
Další styly popisu těla architektury,
hierarchické možnosti popisu architektury,
prostředky jazyka VHDL pro úsporný zápis
kódu.
rev. 2019.4
Opakování předchozích znalostí
Opakování předchozích znalostí
Jazyk VHDL - seznam klíč. slov
architecture
access after alias all and
abs
array assert attribute
begin block body buffer bus
case component configuration constant
disconnect downto
else elsif end entity exit
file for function
generate generic group guarded
if impure in inertial inout islabel library linkage literal loop
map mod
nand new next
not null
of on open or others outpackage port postponed procedure process pure
range record register reject rem report return rol ror
select severity shared signal sla sll sra srl subtype
then to transport type
unaffected units until use
variable
wait when while with
xnor xor
nor
Další styly popisu těla
architektury v jazyce VHDL
Tělo architektury
Architektura může být popsána různými styly
jazyka VHDL:
• behaviorální styl (Behavioral),
• popisující tok dat (Dataflow),
• strukturální styl (Structural).
Tělo architektury
Architektura může být popsána různými styly
jazyka VHDL:
• behaviorální styl (Behavioral),
• popisující tok dat (Dataflow),
• strukturální styl (Structural).
Behaviorální styl popisu
• Popisuje obecné chování systému (nebo definuje
jeho funkci algoritmickým zápisem).
• Popis tímto stylem by měl chování systému
popsat co nejvíce obecně (tj. na vysoké úrovni
abstrakce tak, aby mohl syntezátor samostatně
rozhodnout o vhodných logických obvodech na
implementační úrovni).
• Styl by proto neměl jednoznačně určovat
konkrétní implementaci na úrovni logických
obvodů.
VHDL popisu obvodu
VHDL popisu obvodu
-- Deklarace entity half_adder
ENTITY half_adder IS
PORT (a, b: IN std_logic; -- Datové vstupy
sum, cout: OUT std_logic -- Datové výstupy
);
END ENTITY half_adder;
-- Popis architektury half_adder
ARCHITECTURE OF half_adder IS
BEGIN sum <= a XOR b; -- Podmíněné přiřazení
cout <= a AND b; -- Podmíněné přiřazení
END ARCHITECTURE ;
LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164