Jak Začít?

Máš v počítači zápisky z přednášek
nebo jiné materiály ze školy?

Nahraj je na studentino.cz a získej
4 Kč za každý materiál
a 50 Kč za registraci!


Zaregistruj se



bpc-los_06 - VHDL-strukturální popis, generic

PDF
Stáhnout kompletní materiál zdarma (284.4 kB)

Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.

Stáhnout soubor

-- Deklarace entity half_adder
ENTITY half_adder IS
PORT (a, b:      IN  std_logic; -- Datové vstupy
sum, cout: OUT std_logic  -- Datové výstupy
);
END ENTITY half_adder;

LIBRARY ieee;                   -- Knihovna IEEE
USE ieee.std_logic_1164.ALL;    -- Knihovní balík std_logic_1164

Dataflow styl popisu obvodu

-- Popis architektury half_adder
ARCHITECTURE Dataflow OF half_adder IS
BEGIN sum  <= a XOR b;             -- Podmíněné přiřazení
cout <= a AND b;             -- Podmíněné přiřazení
END ARCHITECTURE Dataflow;

-- Deklarace entity half_adder
ENTITY half_adder IS
PORT (a, b:      IN  std_logic; -- Datové vstupy
sum, cout: OUT std_logic  -- Datové výstupy
);
END ENTITY half_adder;

LIBRARY ieee;                   -- Knihovna IEEE
USE ieee.std_logic_1164.ALL;    -- Knihovní balík std_logic_1164

Dataflow styl popisu obvodu

-- Popis architektury half_adder
ARCHITECTURE Dataflow OF half_adder IS
BEGIN sum  <= a XOR b;             -- Podmíněné přiřazení
cout <= a AND b;             -- Podmíněné přiřazení
END ARCHITECTURE Dataflow;

-- Deklarace entity half_adder
ENTITY half_adder IS
PORT (a, b:      IN  std_logic; -- Datové vstupy
sum, cout: OUT std_logic  -- Datové výstupy
);
END ENTITY half_adder;

LIBRARY ieee;                   -- Knihovna IEEE
USE ieee.std_logic_1164.ALL;    -- Knihovní balík std_logic_1164

-- Dataflow / RTL?

-- Dataflow / RTL?

Dataflow styl popisu obvodu

Ale jak tedy zapsat půlsčítačku pomocí behaviorální styl popisu?

-- Popis architektury half_adder
ARCHITECTURE Dataflow OF half_adder IS
BEGIN sum  <= a XOR b;             -- Podmíněné přiřazení
cout <= a AND b;             -- Podmíněné přiřazení
END ARCHITECTURE Dataflow;

-- Deklarace entity half_adder
ENTITY half_adder IS
PORT (a, b:      IN  std_logic; -- Datové vstupy
sum, cout: OUT std_logic  -- Datové výstupy
);
END ENTITY half_adder;

LIBRARY ieee;                   -- Knihovna IEEE
USE ieee.std_logic_1164.ALL;    -- Knihovní balík std_logic_1164

-- Dataflow / RTL?

-- Dataflow / RTL?

Behaviorální styl popisu obvodu

-- Deklarace entity half_adder
ENTITY half_adder IS
PORT (a, b:      IN  std_logic; -- Datové vstupy
sum, cout: OUT std_logic  -- Datové výstupy
);
END ENTITY half_adder;

LIBRARY ieee;                   -- Knihovna IEEE
USE ieee.std_logic_1164.ALL;    -- Knihovní balík std_logic_1164

  Nahráno: 25.10.2020   Typ: Žádný   Počet stažení: 0

Témata, do kterých materiál patří

Podobné materiály

BD02 - Příklad 14 47572307_329542200974843_5988496106521100288_n Zkouška 3 SmartActuatorModule