bpc-los_06 - VHDL-strukturální popis, generic
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
ENTITY xor_gate IS -- Definice entity xor_gate
PORT (i1, i2: IN std_logic;
o: OUT std_logic
);
END ENTITY xor_gate;
ARCHITECTURE Behavioral OF xor_gate IS
BEGIN -- Tělo entity xor_gate
o <= i1 XOR i2;
END ARCHITECTURE Behavioral;
o
I1
I2
xor_gate.vhdl:
Popis entity a architektury xor_gate
LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164
ENTITY xor_gate IS -- Definice entity xor_gate
PORT (i1, i2: IN std_logic;
o: OUT std_logic
);
END ENTITY xor_gate;
ARCHITECTURE Behavioral OF xor_gate IS
BEGIN -- Tělo entity xor_gate
o <= i1 XOR i2;
END ARCHITECTURE Behavioral;
o
I1
I2
xor_gate.vhdl:
=1
and_gate.vhdl:
Popis entity a architektury and_gate
LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164
ENTITY and_gate IS -- Definice entity and_gate
PORT (i1, i2: IN std_logic;
o: OUT std_logic
);
END ENTITY and_gate;
ARCHITECTURE Behavioral OF and_gate IS
BEGIN -- Tělo entity and_gate
o <= i1 AND i2;
END ARCHITECTURE Behavioral;
and_gate.vhdl:
Popis entity a architektury and_gate
LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164
ENTITY and_gate IS -- Definice entity and_gate
PORT (i1, i2: IN std_logic;
o: OUT std_logic
);
END ENTITY and_gate;
ARCHITECTURE Behavioral OF and_gate IS
BEGIN -- Tělo entity and_gate
o <= i1 AND i2;
END ARCHITECTURE Behavioral;
o
I1
I2
and_gate.vhdl:
Popis entity a architektury and_gate
&
Strukturální styl popisu obvodu
Strukturální styl popisu obvodu
-- Deklarace entity half_adder
ENTITY half_adder IS
PORT (a, b: IN std_logic; -- Datové vstupy
sum, cout: OUT std_logic -- Datové výstupy
);
END ENTITY half_adder;
LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164
-- Popis architektury half_adder
ARCHITECTURE Structural OF half_adder IS
COMPONENT xor_gate IS -- Deklarace komponenty xor_gate
PORT (i1, i2: IN std_logic;
o: OUT std_logic
);
END COMPONENT;
COMPONENT and_gate IS -- Deklarace komponenty and_gate
PORT (i1, i2: IN std_logic;
o: OUT std_logic
);
END COMPONENT;
Strukturální styl popisu obvodu
-- Deklarace entity half_adder
ENTITY half_adder IS
PORT (a, b: IN std_logic; -- Datové vstupy
sum, cout: OUT std_logic -- Datové výstupy
);
END ENTITY half_adder;
LIBRARY ieee; -- Knihovna IEEE
USE ieee.std_logic_1164.ALL; -- Knihovní balík std_logic_1164