bpc-los_07 - Sekvenční logické obvody
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
synchronních systémů všechny
paralelně propojeny.
• Asynchronní obvody - mění svůj stav v libovolném
časovém okamžiku. Nemají paralelně propojeny
hodinové vstupy.
Synchronní vs. asynchronní
sekvenční obvody
Sekvenční obvody dělíme na:
• Synchronní obvody - mohou měnit svůj stav jen v
časových okamžicích, které jsou určeny speciálním,
tzv.
hodinovým signálem. Tyto obvody jsou určeny pro
stavbu synchronních systémů. Takové obvody obsahují
zvláštní hodinový vstup. Tyto
hodinové vstupy jsou u
synchronních systémů všechny
paralelně propojeny.
• Asynchronní obvody - mění svůj stav v libovolném
časovém okamžiku. Nemají paralelně propojeny
hodinové vstupy.
Jednoduché asynchronní
klopné obvody
Jednoduché asynchronní
klopné obvody
1
Jednoduché asynchronní
klopné obvody
1
uy
Jednoduché asynchronní
klopné obvody
Astabilní klopný obvod - (ring oscillator - naive),
oscilátor nevalné kvality, předem neznámá frekvence
která ovlivněna mnoha faktory: (použitá technologie
hradla, teplota, délka zpětné vazby apod).
Nepoužitelné, žádná opakovatelnost.
1
uy
Jednoduché asynchronní
klopné obvody
1
Jednoduché asynchronní
klopné obvody
1
1
Jednoduché asynchronní
klopné obvody
1
1
u3
u2
u1
Jednoduché asynchronní
klopné obvody
Bistabilní klopný obvod - pokud se obvod nachází ve
stavu
A nebo B, nemůže tento stav samovolně změnit.
Změna stavu je možná pouze po přivedení vnějšího
napětí u1, kdy dojde k "přetlačení" aktuálního stabilního
stavu. Stav
C představuje nestabilní rovnovážný stav.
1
1
u3
u2
u1
Jednoduché asynchronní
klopné obvody
Bistabilní klopný obvod - pokud se obvod nachází ve
stavu
A nebo B, nemůže tento stav samovolně změnit.
Změna stavu je možná pouze po přivedení vnějšího
napětí u1, kdy dojde k "přetlačení" aktuálního stabilního
stavu. Stav
C představuje nestabilní rovnovážný stav.
1
1
u3
u2
u1
Pcc
u1
A
B
C
u3
u1
A
B
C
Programovatelná hradlová pole typu FPGA a jazyk VHDL
V-V / IO buňka
LVTTL, LVCMOS, SSTL-2 Class I/II, SSTL-18 Class I/II, HSTL-18 Class I/II,
PCI, LVDS …
Nastavení proudového omezení, PULL-UP/DOWN, OD, Zpoždění
Jednoduché asynchronní
klopné obvody - využití
Blok na FPGA pro vstupní / výstupní pin
Programovatelná hradlová pole typu FPGA a jazyk VHDL
V-V / IO buňka
LVTTL, LVCMOS, SSTL-2 Class I/II, SSTL-18 Class I/II, HSTL-18 Class I/II,
PCI, LVDS …
Nastavení proudového omezení, PULL-UP/DOWN, OD, Zpoždění