bpc-los_07 - Sekvenční logické obvody

S

R

RS

Q

Q*

C

Hranový synchronní klopný obvod D (master-slave):
• po nástupné hraně C, na výstupu hodnota vstupu D 

z doby před nástupnou hranou,

• kdykoliv jindy,paměť (vstup D neovlivňuje výstupy),

• vyřešen problém se zpětnou vazbou.

D

Qt

Qt

0

0

1

1

1

0

C

≡

Hranový synchronní klopný 

obvod JK

J

Q

Q

C
K

Qt = J·Qt−1 + K·Qt−1

Hranový synchronní klopný obvod JK, při:
• vhodný pro tvorbu čítačů,

• umožňuje kombinací vstupů J a K vytvořit na 

výstupu chování jako: paměť, set, reset, negaci 
paměti. 

J

K

Qt

Qt

0

0

Qt-1 Qt-1

0

1

0

1

1

0

1

0

1

1

Qt-1 Qt-1

K

C

S

R

RS

Q

Q

C

J

&

&

C

≡

Hranový synchronní klopný 

obvod T

T

Q

Q

C

Qt = T·Qt−1 + T·Qt−1

Hranový synchronní klopný obvod T:
• zjednodušený JK klopný obvod,

• stejně jako JK vhodný pro tvorbu čítačů,

• reálné provedení vyžaduje kromě vstupu T další 

vstupní signály (alespoň Reset).

T

Qt

Qt

0

Qt-1 Qt-1

1

Qt-1 Qt-1

T

C

S

R

RS

Q

Q

C

&

&

C

≡

Děkuji za pozornost

Literatura

1. PINKER, J; POUPA, M.: Číslicové systémy a jazyk 

VHDL, 1. vydání, BEN Praha 2006, ISBN 
80-7300-198-5.

2. KOLOUCH, J.: Impulzová a číslicová technika, 

3.vydání, skriptum VUT 2018, ISBN 
978-80-214-3789-0. 

3. HOLEK, R.: Prezentace kurzu MLOS 2016, UAMT 

FEKT VUT v Brně.

4. FUJCIK, L.: Prezentace kurzu: Digitální obvody 

BDIO 06 - 2010, UMEL FEKT VUT v Brně.

5. Wikipedia, Transistor–transistor logic (TTL).