bpc-los_07 - Sekvenční logické obvody
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
Úvod do sekvenčních logických obvodů
Ing. P. Petyovský, Ph.D. (petyovsky@feec.vutbr.cz)
Vnitřní schéma log. obvodů, sekvenční logické
obvody, základní prvky a konstrukce sekvenčních
obvodů, asynchronní a synchronní klopné
obvody, hladinové a hranové klopné obvody.
rev. 2019.9
Vnitřní schéma log. obvodů
INVERTOR
Vnitřní schéma log. obvodu
NOT (TTL)
1
y
a
y = a
a
y
a
y
0
1
1
0
y
Zapojení totem-pole:
Ua
[V]
1
5
2
3
4
Uy
[V]
1
2
3
4
5
0
a
+Ucc = 5V
Uy
Ua
Vnitřní schéma log. obvodu
NOT (TTL)
1
y
a
y = a
a
y
a
y
0
1
1
0
y
Zapojení totem-pole:
Ua
[V]
1
5
2
3
4
Uy
[V]
1
2
3
4
5
0
a
+Ucc = 5V
Uy
Ua
Vnitřní schéma log. obvodu
NOT (TTL)
1
y
a
y = a
a
y
a
y
0
1
1
0
y
Zapojení totem-pole:
Ua
[V]
1
5
2
3
4
Uy
[V]
1
2
3
4
5
0
a
+Ucc = 5V
Uy
Ua
Vnitřní schéma log. obvodu
NOT (TTL)
1
y
a
y = a
a
y
a
y
0
1
1
0
y
Zapojení totem-pole:
Ua
[V]
1
5
2
3
4
Uy
[V]
1
2
3
4
5
0
a
+Ucc = 5V
Uy
Ua
Vnitřní schéma log. obvodu
NOT (TTL)
1
y
a
y = a
a
y
a
y
0
1
1
0
y
Zapojení totem-pole:
Ua
[V]
1
5
2
3
4
Uy
[V]
1
2
3
4
5
0
a
+Ucc = 5V
Uy
Ua
Vnitřní schéma log. obvodu
NOT (TTL)
1
y
a
y = a
a
y
a
y
0
1
1
0
y
Zapojení totem-pole:
Ua
[V]
1
5
2
3
4
Uy
[V]
1
2
3
4
5
0
a
+Ucc = 5V
Uy
Ua
Vnitřní schéma log. obvodu
NOT (CMOS)
1
y
a
y = a
a
y
a
y
0
1
1
0
+Ucc
a
y
P-MOS
N-MOS
Vnitřní schéma log. obvodu
NOT (CMOS)
y = (a) + (a)
P-MOS vede při G = L, jinak nevede
N-MOS vede při G = H, jinak nevede
1
y
a
y = a
a
y
a
y
0
1
1
0
+Ucc
a
y
P-MOS
N-MOS
Vnitřní schéma log. obvodu
NOT (CMOS)
y = (a) + (a)
P-MOS vede při G = L, jinak nevede
N-MOS vede při G = H, jinak nevede
1
y
a
y = a
a
y
a
y
0
1
1
0
+Ucc
a
y
P-MOS
N-MOS
Vnitřní schéma log. obvodu
NOT (CMOS)
y = (a) + (a)
P-MOS vede při G = L, jinak nevede
N-MOS vede při G = H, jinak nevede
1
y
a
y = a
a
y
a
y
0
1
1
0
+Ucc
a
y
P-MOS
N-MOS
NAND
Vnitřní schéma log. obvodu
NAND (DTL)
a
b
y
0
0
1
0
1
1
1
0
1
1
1
0
&
y
a
b
y = a·b
a
b
y
a
b
y
+Ucc
Nevhodné pro rychlé děje od 100Khz. Výrazně odlišné časy pro přechod z 0->1 a 1->0.
Vnitřní schéma log. obvodu
NAND (DTL)
a
b
y
0
0
1
0
1
1
1
0
1
1
1
0
&
y
a
b
y = a·b
a
b
y
y = min(a, b)
a
b
y
+Ucc
Nevhodné pro rychlé děje od 100Khz. Výrazně odlišné časy pro přechod z 0->1 a 1->0.
Vnitřní schéma log. obvodu
NAND (DTL)
a
b
y
0
0
1
0
1
1
1
0
1
1
1
0
&
y
a
b
y = a·b
a
b
y
y = min(a, b)
a
b
y
+Ucc
Nevhodné pro rychlé děje od 100Khz. Výrazně odlišné časy pro přechod z 0->1 a 1->0.
Vnitřní schéma log. obvodu
NAND (DTL)
a
b
y
0
0
1
0
1
1
1
0
1
1
1
0
&
y
a
b
y = a·b
a
b
y
y = min(a, b)
a
b
y
+Ucc
Nevhodné pro rychlé děje od 100Khz. Výrazně odlišné časy pro přechod z 0->1 a 1->0.