6. Mikroprocesory

– aktivace přenosu  

• asynchronní (hardwarová) - periferie 
• synchronní (softwarová) – procesor 

– ukončení přenosu 

• obvykle signalizováno přerušením 

 Paralelou na I/O je tzv. BusMastering 

– např. na PCI nebo PCIExpress 
– neexistuje řadič DMA 

• jednotlivá zařízení jsou parametrizována procesorem a přenos z/do 

paměti probíhá v jejich režii 

Přímý přístup do paměti - DMA 

Optimalizace výkonu – pipelining 

Optimalizace výkonu – pipelining 

 Instrukční cyklus 

Optimalizace výkonu – pipelining 

Optimalizace výkonu – pipelining 

 Vliv pipeline – instrukce se provádí v k krocích 

– čas kroku je T

k ,n instrukcí 

– bez pipeliningu 

• T = n . k . T

k 

– k stupňová pipeline 

• T = (k + n-1) . T

k 

– zrychlení:  S = (n. k)/(k + n -1)    ≈  k (pro velká n) 
– ve skutečnosti nižší 

• hazardy 

Optimalizace výkonu – pipelining 

 Strukturální hazard 

– dvě paralelně prováděné instrukce soupeří o přístup k témuž 

zdroji 

– první instrukce načítá operand z paměti

– instrukce   i+3   nemůže být současně načtena 

• ztráta jednoho kroku 

– řešením může být násobnost zdrojů nebo harvardská architektura 

Optimalizace výkonu – pipelining 

 Datový hazard 

– instrukce čeká na výsledek předchozí instrukce 

– instrukce sčítání čeká na výsledek násobení 

• ztráta dvou kroků 

– řešením může být 
    tzv. bypassing 

• výsledek instrukce MUL je k dispozici v ALU o krok dříve 

Optimalizace výkonu – pipelining 

 Řídicí hazard 

– vyvolán instrukcí skoku 

– řešením může být predikce skoků 

Další zvyšování výkonu 

Superskalární procesory 

 Paralelní zpracování některých kombinací typů instrukcí 

– např. 1 celočíselná, jedna FP 
– do této kategorie patří např. Pentium1, PowerPC