bpc-los_10 - Greyův_C, tristate IO, simulace, ošetření metastability
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
B_CNT_PROC : PROCESS(CLK, rst)
BEGIN
If rst = '1' Then
cnt_bin <= cnt_init_val;
ElsIf rising_edge(CLK) Then
If EN = '1' Then
cnt_bin <= cnt_bin + 1;
End If;
End If;
END PROCESS;
end generate;
CNT_OUT <= std_logic_vector(cnt_bin);
end architecture;
Programovatelná hradlová pole typu FPGA a jazyk VHDL
V-
V / IO buňka
LVTTL, LVCMOS, SSTL-2 Class I/II, SSTL-18 Class I/II, HSTL-18 Class I/II,
PCI, LVDS …
Nastavení proudového omezení, PULL-UP/DOWN, OD, Zpoždění
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Výběr obvodu
se provádí
signálem CS
nebo S0 a S1
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Dynamické impedanční přizpůsobení
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Sdílení zařízení na sběrnici I2C
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Přiřazení tří
-stavového V/V – z SDA je čteno a zároveň i
zapisováno (kdo zvítězí?)
sda_i <= SDA;
SDA <= ‘0’ WHEN sda_o = ‘0’ ELSE ‘Z’;
Programovatelná hradlová pole typu FPGA a jazyk VHDL
Jak se dělá testovací předpis?
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
library UNISIM;
use UNISIM.VComponents.all;
entity b_cnt_tb is
end b_cnt_tb;
architecture Behavioral of b_cnt_tb is
component b_cnt
Port (
RST : in
std_logic;
CLK : in
std_logic;
EN : in
std_logic;
CNT_OUT : out
std_logic_vector(WIDTH - 1 downto 0)
);
end component;
Programovatelná hradlová pole typu FPGA a jazyk VHDL
signal clk : std_logic := '0';
signal rst : std_logic := '1';
signal en : std_logic := '0';
signal cnt_out : std_logic_vector(WIDTH - 1 downto 0);