bpc-los_09 - Posuv. registry, VHDL-implementace sekv. obvodů
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
C
AR
D
Q
Q
C
AR
D
Q
Q
C
AR
shiftClk
shiftARst
shiftD
shiftQ
Shift_register
Jazyk VHDL - seznam klíč. slov
architecture
access after alias all and
abs
array assert attribute
begin block body buffer bus
case component configuration constant
disconnect downto
else elsif end entity exit
file for function
generate generic group guarded
if impure in inertial inout islabel library linkage literal loop
map mod
nand new next
not null
of on open or others out
package port postponed procedure process pure
range record register reject rem report return rol ror
select severity shared signal sla sll sra srl subtype
then to transport type
unaffected units until use
variable
wait when while with
xnor xor
nor
Posuvné registry - pokračování
Posuvný register - časový rozbor
Q0
D
Q0
C
AR
D0
D
Q2
Q2
C
AR
D2
D
Q1
Q1
C
AR
D1
shiftClk
shiftARst
shiftD
shiftQ2
Shift_register
shiftQ1
shiftQ0
Posuvný register - časový rozbor
Q0
D
Q0
C
AR
D0
D
Q2
Q2
C
AR
D2
D
Q1
Q1
C
AR
D1
shiftClk
shiftARst
shiftD
shiftQ2
Shift_register
shiftQ1
shiftQ0
Sériový vstup:
Posuvný register - časový rozbor
Q0
D
Q0
C
AR
D0
D
Q2
Q2
C
AR
D2
D
Q1
Q1
C
AR
D1
shiftClk
shiftARst
shiftD
shiftQ2
Shift_register
shiftQ1
shiftQ0
Sériový vstup:
Paralelní výstupy:
Posuvný register - časový rozbor
Q0
D
Q0
C
AR
D0
D
Q2
Q2
C
AR
D2
D
Q1
Q1
C
AR
D1
shiftClk
shiftARst
shiftD
shiftQ2
Shift_register
shiftQ1
shiftQ0
Sériový vstup:
Paralelní výstupy:
t
t
shiftClk
Tclk
tsetup
thold
shiftD = D0
Q0 = D1
Q1 = D2
tDdelay
tsetup
thold
Posuvný registr - časový rozbor
t
t
shiftClk
Tclk
tsetup
thold
shiftD = D0
Q0 = D1
Q1 = D2
tDdelay
tsetup
thold
Impuls CLK je shodný pro všechny klopné obvody (KO) posuvného registru. Po jeho
náběžné hraně (se zpožděním tDdelay) se překlopí první KO, ale pro druhý KO musí být
signál D1 stabilní ještě po dobu přesahu thold. Dále musí být signál D1 stabilní alespoň
po dobu tsetup před další náběžnou hranou signálu CLK. Proto tedy musí platit:
Posuvný registr - časový rozbor
tDdelay ≥ thold
Tclk ≥ tDdelay + tsetup
t
t
shiftClk
Tclk
tsetup
thold
shiftD = D0
Q0 = D1
Q1 = D2
tDdelay
tsetup
thold
Impuls CLK je shodný pro všechny klopné obvody (KO) posuvného registru. Po jeho
náběžné hraně (se zpožděním tDdelay) se překlopí první KO, ale pro druhý KO musí být
signál D1 stabilní ještě po dobu přesahu thold. Dále musí být signál D1 stabilní alespoň
po dobu tsetup před další náběžnou hranou signálu CLK. Proto tedy musí platit: