bpc-los_03 - Minimalizace Q-McC, programovatelné log. obvody
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
= x2 ⊕ x1 = x2 ⋅ x1 + x2 ⋅ x1
Obvody PLD typu PAL
Programmable Array Logic - stupeň AND je uživatelsky jednou programovatelný
(OTP - One Time Programmable), stupeň OR je zapojen pevně.
= x2 ⊕ x1 = x2 ⋅ x1 + x2 ⋅ x1
Obvody PLD typu PAL
Programmable Array Logic - stupeň AND je uživatelsky jednou programovatelný
(OTP - One Time Programmable), stupeň OR je zapojen pevně.
= x2 ⊕ x1 = x2 ⋅ x1 + x2 ⋅ x1
Obvody PLD typu PLA
Programmable Logic Array - oba stupně AND i OR jsou
programovatelné pouze při výrobě, ale flexibilnější architektura (2 pole).
Struktura PLA
Obvody FPLA, PAL R, GAL
Další evolucí vznikaly obvody:
• FPLA - (Field-Programmable Logic Array) uživatelsky jednou
programovatelné pole PLA,
• PAL R - uživatelsky jednou programovatelné pole PAL obsahující
pro každý výstup tzv. Makrobuňku (Macrocell) - jednoduchý
sekvenční obvod typu D (tj. registr),
• GAL - (Generic Array Logic) uživatelsky opakovaně
programovatelné (EEPROM) s dále vylepšenou makrobuňkou.
MUX
MUX
Tristate
gate
Obvody CPLD
Complex PLD - rozvinutí myšlenky makrobuňky z obvodů GAL,
specializované I/O bloky, vnitřní propojovací pole EEPROM
CPLD XC9500XL - blokové schéma
(IOB)
(SM
)
Obvody FPGA
Field-Programmable Gate Array - snaha odstranit omezení vnitřního
blokování centrálního propojovacího pole, generátory funkcí s LUT a klopné
obvody, distribuované v celé ploše chipu.
Založené na bázi SRAM, oproti CPLD, více hradel, rychlejší a
rekonfigurovatelné, ale po vypnutí napájení se konfigurace ztratí. Více zde.
FPGA
Programovatelné obvody založené na bázi SRAM
Porovnání s CPLD: více hradel, rychlejší, rekonfigurovatelné. Obsah
se ztratí po odpojení napájení.
Porovnání s ASIC: méně hradel, pomalejší, ale levnější v malých
sériích
FPGA
FPGA
Programovatelné obvody založené na bázi SRAM
Porovnání s CPLD: více hradel, rychlejší, rekonfigurovatelné. Obsah
se ztratí po odpojení napájení.
Porovnání s ASIC: méně hradel, pomalejší, ale levnější v malých
sériích
FPGA
Návrhové systémy
• Návrhové systémy (NS): Xilinx, Lattice, Altera, Mentor
graphics.
• Modelování, simulace, syntéza.
• Inteligence NS - vyzrálost optimalizační algoritmů NS.
• Syntéza - jeden z nejdůležitějších kroků procesu,
optimalizace/eliminace nadbytečné logiky.