bpc-los_03 - Minimalizace Q-McC, programovatelné log. obvody

• Definice logického obvodu pomocí různých prostředků:


Elektrické schéma, PALASM (MMI), CUPL (Atmel), ABEL 
(Lattice), VHDL (IEEE / IEC), VERILOG (IEEE).

Automatizace návrhu log. obvodu v NS

Typickými procesy pro návrhový systém (např. Xilinx ISE) je 
syntéza, implementace, simulace a vytvoření programového 
souboru:
•

Syntéza – vytvoření “netlistu” tj. zapojení obvodových 
prvků, tedy vlastně vytvoření “schématu” s obvodovými 
prvky. Optimalizace. Netlist se zapisuje nejčastěji ve 
formátu EDIF.

•

Implementace – zahrnuje několik kroků, který vyústí 
popisem, který je určen pro „vypálení“ ROM nebo pro 
vytvoření tzv. bitstreamu pro FPGA. Důležité jsou kroky: 
Fitting-and-Mapping (PLD) a Place-and-Route (FPGA).

•

Konfigurace – programování konkrétního cílového 
obvodu.

Simulace log. obvodu pomocí NS
Ověření funkce a zjištění časových parametrů:

Funkční simulace: 

• Pracuje na úrovni RTL (Register Transfer Level – Behaviorální úroveň).
• Zjištění, zda obvod funguje správně bez ohledu na časové parametry.
• Není většinou závislá na volbě cílovém obvodu.
• Funkční simulace se provádí před dalším zpracováním návrhu.

Časová simulace: 

• Využívá model generovaný systémem při implementaci.
• Model může zahrnovat konkrétní parametry cílového obvodu a je 

respektováno výsledné propojení jeho strukturálních prvků.

• Časovou simulací získáme poměrně přesné a podrobné údaje o 

časových poměrech mezi jednotlivými signály.

• Bývá výpočetně náročnější než funkční simulace.
• Simulátory, které umožňují provádět časovou simulaci, jsou velmi 

složité a drahé programové celky.

Jazyk VHDL

Jazyk VHDL

• VHDL - VHSIC Hardware Description Language

• HDL - Hardware Description Language
• VHSIC  - Very High Speed Integrated Circuits

• Koncept jazyka vznikl jako produkt vojenského projektu 

amerického ministerstva obrany (1983), pro testování a 
modelování logických systému.

• Pro popis modelu navrhovaného systému v jazyce VHDL 

používáme 

zdrojový text (code).

Jazyk VHDL- základní vlastnosti

• Open standard – IEEE Standard 1076 (podpořilo 

konzorcium firem).

• Device independent – práce na návrhu bez 

zvolení cílového obvodu.

• Portability – přenositelnost, simulace, syntéza i 

implementace na základě jednoho zdrojového 
kódu.

Jazyk VHDL – podpora návrhu

• Popis chování modelovaného systému 

na vysokém stupni abstrakce.

• Popis elektrických vlastností obvodu:
 

  - časový interval,