bpc-los_08 - Metastabilita, VHDL-popis sekv. obvodů
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
Příklad, přímé vložení komponenty
ENTITY Shift_register IS PORT(
shiftD, shiftClk, shiftARst: IN std_logic;
shiftQ: OUT std_logic;
);
END Shift_register;
D
Q
Q
C
AR
D
Q
Q
C
AR
D
Q
Q
C
AR
shiftClk
shiftARst
shiftD
shiftQ
Shift_register
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
Příklad, přímé vložení komponenty
ENTITY Shift_register IS PORT(
shiftD, shiftClk, shiftARst: IN std_logic;
shiftQ: OUT std_logic;
);
END Shift_register;
D
Q
Q
C
AR
D
Q
Q
C
AR
D
Q
Q
C
AR
shiftClk
shiftARst
shiftD
shiftQ
Shift_register
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
COMPONENT register_d_arst IS PORT(
d, clk, arst: IN std_logic;
q, nq: OUT std_logic;
);
END COMPONENT register_d_arst;
BEGIN reg0: register_d_arst PORT MAP
(d => shiftD, clk => shiftClk, arst => shiftARst, q => data(0), nq => OPEN);
reg1: register_d_arst PORT MAP (data(0), shiftClk, shiftARst, data(1), OPEN);
reg2: register_d_arst PORT MAP (data(1), shiftClk, shiftARst, data(2), OPEN);
shiftQ <= data(2);
END Structural;
Příklad, přímé vložení komponenty
ENTITY Shift_register IS PORT(
shiftD, shiftClk, shiftARst: IN std_logic;
shiftQ: OUT std_logic;
);
END Shift_register;
ARCHITECTURE Structural OF Shift_register IS SIGNAL data: std_logic_vector(2 DOWNTO 0);
D
Q
Q
C
AR
D
Q
Q
C
AR
D
Q
Q
C
AR
shiftClk
shiftARst
shiftD
shiftQ
Shift_register
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
Příklad, přímé vložení entity
ENTITY Shift_register IS PORT(
shiftD, shiftClk, shiftARst: IN std_logic;
shiftQ: OUT std_logic;
);
END Shift_register;
ARCHITECTURE Structural OF Shift_register IS SIGNAL data: std_logic_vector(2 DOWNTO 0);
D
Q
Q
C
AR
D
Q
Q
C
AR
D
Q
Q
C
AR
shiftClk
shiftARst
shiftD
shiftQ
Shift_register
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
BEGIN reg0: ENTITY work.register_d_arst PORT MAP
(d => shiftD, clk => shiftClk, arst => shiftARst, q => data(0), nq => OPEN);
reg1: ENTITY work.register_d_arst PORT MAP
(data(0), shiftClk, shiftARst, data(1), OPEN);
reg2: ENTITY work.register_d_arst PORT MAP
(data(1), shiftClk, shiftARst, data(2), OPEN);
shiftQ <= data(2);
END Structural;
Příklad, přímé vložení entity
ENTITY Shift_register IS PORT(
shiftD, shiftClk, shiftARst: IN std_logic;
shiftQ: OUT std_logic;
);
END Shift_register;
ARCHITECTURE Structural OF Shift_register IS SIGNAL data: std_logic_vector(2 DOWNTO 0);
D
Q
Q
C
AR
D
Q
Q
C
AR
D
Q
Q
C
AR
shiftClk
shiftARst
shiftD
shiftQ
Shift_register
Jazyk VHDL - seznam klíč. slov
architecture
access after alias all and
abs
array assert attribute
begin block body buffer bus
case component configuration constant