bpc-los_08 - Metastabilita, VHDL-popis sekv. obvodů
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
závislosti na hodnotě výběrového výrazu.
• Všechny možné hodnoty výběrového výrazu musí být
uvedeny a jsou vyhodnocovány bez priority.
• Tyto příkazy mohou být zapsány pouze v těle procesu,
funkce nebo procedury.
CASE Výběrový_výraz IS WHEN Hodnota_1 =>
Skupina_příkazů_prováděná_pokud_výraz_má_Hodnotu1;
WHEN Hodnota_2 | Hodnota_3 =>
Skupina_příkazů_pokud_výraz_má_Hodnotu2_nebo_Hodnotu3;
...
WHEN OTHERS =>
Skupina_příkazů_pokud_výraz_obsahuje_ostatní_hodnoty;
Případně_prázdný_příkaz NULL;
END CASE;
Příklady popisu sekvenčních
obvodů v jazyce VHDL
Příklady popisu sekvenčních obvodů v
jazyce VHDL
U behaviorálních modelů určených k syntéze je vhodné používat
definované standardní způsoby zápisu sekvenčních obvodů - tzv.
šablony (template), pro které jsou ve většině návrhových
systémech zabudovány mechanismy
rozpoznávání (inferencing)
těchto bloků včetně zajištění jejich nejvhodnější syntézy a
implementace na zvolené HW platformě (FPGA, CPLD).
Např.: pro hladinový klopný obvod D návrhový systém zajistí
odstranění hazardu začleněním požadovaného konsensu.
Qt+1 = Dt ⋅ C + Qt ⋅ C
Příklady popisu sekvenčních obvodů v
jazyce VHDL
U behaviorálních modelů určených k syntéze je vhodné používat
definované standardní způsoby zápisu sekvenčních obvodů - tzv.
šablony (template), pro které jsou ve většině návrhových
systémech zabudovány mechanismy
rozpoznávání (inferencing)
těchto bloků včetně zajištění jejich nejvhodnější syntézy a
implementace na zvolené HW platformě (FPGA, CPLD).
Např.: pro hladinový klopný obvod D návrhový systém zajistí
odstranění hazardu začleněním požadovaného konsensu.
Qt+1 = Dt ⋅ C + Qt ⋅ C
+Dt ⋅ Qt
Příklady popisu sekvenčních obvodů v
jazyce VHDL
U behaviorálních modelů určených k syntéze je vhodné používat
definované standardní způsoby zápisu sekvenčních obvodů - tzv.
šablony (template), pro které jsou ve většině návrhových
systémech zabudovány mechanismy
rozpoznávání (inferencing)
těchto bloků včetně zajištění jejich nejvhodnější syntézy a
implementace na zvolené HW platformě (FPGA, CPLD).
Např.: pro hladinový klopný obvod D návrhový systém zajistí
odstranění hazardu začleněním požadovaného konsensu.
Qt+1 = Dt ⋅ C + Qt ⋅ C