bpc-los_08 - Metastabilita, VHDL-popis sekv. obvodů
Níže je uveden pouze náhled materiálu. Kliknutím na tlačítko 'Stáhnout soubor' stáhnete kompletní formátovaný materiál ve formátu PDF.
VHDL realizace asynchronního
RS klopného obvodu
1
1
S
R
Q*
Q
R
S
RS Q
Q*
S
R
Q
Q*
0
0
Q
Q
0
1
0
1
1
0
1
0
1
1
0
0
VHDL realizace asynchronního RS
klopného obvodu - simulační smyčka
1
1
S
R
Q*
Q
R
S
RS Q
Q*
VHDL realizace asynchronního RS
klopného obvodu - simulační smyčka
1
1
S
R
Q*
Q
R
S
RS Q
Q*
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY rs_nor IS PORT (
r, s : IN std_logic;
q, nq: INOUT std_logic;
);
END rs_nor;
ARCHITECTURE Behavioral OF rs_nor IS
BEGIN
END Behavioral;
VHDL realizace asynchronního RS
klopného obvodu - simulační smyčka
q <= r NOR nq;
nq <= s NOR q;
1
1
S
R
Q*
Q
R
S
RS Q
Q*
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY rs_nor IS PORT (
r, s : IN std_logic;
q, nq: INOUT std_logic;
);
END rs_nor;
ARCHITECTURE Behavioral OF rs_nor IS
BEGIN
END Behavioral;
VHDL realizace asynchronního RS
klopného obvodu - simulační smyčka
q <= r NOR nq;
nq <= s NOR q;
1
1
S
R
Q*
Q
R
S
RS Q
Q*
-- Simul. smyčka q vyžaduje nq a naopak
-- Změna nq vyvolá změnu q a naopak
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY rs_nor IS PORT (
r, s : IN std_logic;
q, nq: INOUT std_logic;
);
END rs_nor;
ARCHITECTURE Behavioral OF rs_nor IS
BEGIN
END Behavioral;
VHDL realizace asynchronního RS
klopného obvodu - simulovatelná varianta
1
1
S
R
Q*
Q
R
S
RS Q
Q*
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY rs_nor IS PORT (
r, s : IN std_logic;
q, nq: INOUT std_logic;
);
END rs_nor;
ARCHITECTURE Behavioral OF rs_nor IS
BEGIN
END Behavioral;
VHDL realizace asynchronního RS
klopného obvodu - simulovatelná varianta
q <= r NOR (s NOR q); -- Signál q závisí jen na q
nq <= s NOR (r NOR nq); -- Signál nq závisí jen na nq
1
1
S
R
Q*
Q
R
S
RS Q
Q*
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY rs_nor IS PORT (
r, s : IN std_logic;
q, nq: INOUT std_logic;
);
END rs_nor;
ARCHITECTURE Behavioral OF rs_nor IS
BEGIN
END Behavioral;
VHDL realizace asynchronního RS
klopného obvodu - zhodnocení
• Realizace asynchronního obvodu zajištěna behaviorálním
popisem.
• Popis není příliš názorný i z důvodů eliminace smyček pro
simulátor.
• Synchronní verze klopných obvodů, by měla ještě obtížnější
VHDL popis.
• Pro konstrukci sekvenčních obvodů budeme potřebovat v
jazyce VHDL lepší podporu.
Charakter příkazů jazyka VHDL
• Příkazy v jazyce VHDL mohou mít:
• souběžný charakter (concurrent statements) -
příkazy probíhají zároveň a